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基于EMP 7128的數字式相位測量儀
摘要：分析了基于Altera公司CPLD芯片EMP7128SLC84-15進行相位測量的基本原理，給出了用EMP7128SLC8415進行相位測量的硬件實現電路及ＶＨＤＬ源程序。關鍵詞：EMP7128SLC84-15；CPLD；相位；頻率
１器件簡介
ＥＭＰ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工藝，并以第二代矩陣結構為基礎，實際上也是一種基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ７１２８ＳＬＣ８４－１５有８４個引腳，其中５根用于ＩＳＰ（ＩｎＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｌｅ）下載，可方便地對其進行在系統編程。此器件內集成了６０００門，其中典型可用門為２５００個，有１２８個邏輯單元，６０個可用Ｉ／Ｏ口，可單獨配置為輸入、輸出及雙向工作方式，２個全局時鐘及一個全局使能端和一個全局清除端。ＥＭＰ７１２８ＳＬＣ８４－１５支持多電壓工作，其傳輸延時為７．５ｎｓ，最高工作頻率高達１２５ＭＨｚ，并支持多種編程方式，同時可利用Ａｌｔｅｒａ公司的第三代開發軟件Ｍａｘ＋ＰｌｕｓＩＩ方便地進行仿真、綜合和下載。
２系統工作原理
圖１所示是一個數字式相位測量儀的系統工作示意圖。圖中，輸入的比較信號ｂ與參照信號ａ，經參數相同的整形電路變換為正方波后，將兩個方波進行異或（在ＣＰＬＤ中完成），同時與測得信號的頻率ｆ（由ＣＰＬＤ設計一頻率計完成）再異或，然后將得到的信號經２ｆ倍頻，再將此信號作為閘門，并在其高電平時段利用高頻時鐘ｆｃ進行計數，最后在下降沿時將計數值讀出并設為Ｎ，則相位為：
Ｐｈａｓｅ＝１８０°Ｎ／ｆｃ
該相位測量儀表系統除整形電路外，其余均可由ＣＰＬＤ完成。計數所使用的晶振頻率為４ＭＨｚ時?此系統的分辨率為１８０°／（４×１０６）＝（４．５×１０－５）°。
３基于ＣＰＬＤ的程序設計
設計系統軟件時?運用ＶＨＤＬ語言，可將系統分為頻率計、分頻器、相位計數器３個子模塊，現對其分別進行描述：
(１)頻率計
ｌｉｂｒａｒｙｉｅｅｅ;
ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；
ｅｎｔｉｔｙｆｃｏｕｎｔｅｒｉｓ
ｐｏｒｔ(ｓｉｇ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－輸入信號
ｃｌｋ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－０．５Ｈｚ的閘門信號，可由晶振分頻得到
ｃｏｕｎｔｅｒ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０));?
－－計數輸出
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｃｏｕｎｔｅｒｉｓ
ｓｉｇｎａｌｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);
ｂｅｇｉｎ
Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)
ｂｅｇｉｎ
ｉｆｓｉｇ＇ｅｖｅｎｔａｎｄｓｉｇ＝‘１’ｔｈｅｎ
ｉｆｃｌｋ＝‘１’ｔｈｅｎ
ｔｅｍｐ＜＝ｔｅｍｐ＋１;－－在閘門的高電平時段計數
ｅｌｓｅ
ｔｅｍｐ＜＝“００００００００００００００００００００”?
－－在閘門的低電平時段清零
ｅｎｄｉｆ;
ｅｎｄｉｆ;
ｅｎｄｐｒｏｃｅｓｓＰ１;
Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)
ｂｅｇｉｎ
ｉｆｃｌｋ′ｅｖｅｎｔａｎｄｃｌｋ＝′０′ｔｈｅｎ
ｃｏｕｎｔｅｒ＜＝ｔｅ
ｍｐ;在閘門的下降沿將數據讀出
ｅｎｄｉｆ;
ｅｎｄｐｒｏｃｅｓｓＰ２;
ｅｎｄ;
由于閘門采用的是０．５Ｈｚ的方波，因此?輸出數值即為頻率值。
(２)分頻模塊
通過此模塊可對頻率計得到的頻率進行分頻，也可在異或后再分頻得到頻率為０．５Ｈｚ的矩形波。
ｌｉｂｒａｒｙｉｅｅｅ;
ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;
ｅｎｔｉｔｙｆｅｎｉｓ
ｐｏｒｔ(ｑｉｎ:ｉｎｓｔｄ_ｌｏｇｉｃｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);－－連接頻率計輸出的頻率值
ｑｏｕｔ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｅｎｉｓ
ｓｉｇｎａｌｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);
ｓｉｇｎａｌａ:ｓｔｄ_ｌｏｇｉｃ;
ｂｅｇｉｎ
ｐｒｏｃｅｓｓ(ｔｅｍｐ)
ｂｅｇｉｎ
ｉｆｔｅｍｐ＜ｑｉｎｔｈｅｎ
ｔｅｍｐ＜＝ｔｅｍｐ＋１;
ｅｌｓｅ
ｔｅｍｐ＜＝“００００００００００００００００００００”;
ａ＜＝ｎｏｔａ;
ｅｎｄｉｆ;
ｑｏｕｔ＜＝ａ;－－進行２ｆ倍分頻
ｅｎｄｐｒｏｃｅｓｓ;
ｅｎｄ;
３?相位測量
該模塊將分頻模塊得到的信號作為閘門，然后利用外部晶振進行計數，其設計原理與頻率計相同。由于相異或的一個周期對應輸入的兩路方波信號的半個周期（１８０°），而且只能測量到最大１８０°的相位差，因此?還須判斷超前或滯后，才能測量出大于１８０°的相位差，具體程序如下：
ｌｉｂｒａｒｙｉｅｅｅ;
ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
ｅｎｔｉｔｙｐｒｅ_ｌａｇｉｓ
ｐｏｒｔ(ｓ１,ｓ２:ｉｎｓｔｄ_ｏｇｉｃ;－－兩輸入信號
ｐｒｅ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);－－判斷結果輸出
ｅｎｄ;
ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｐｒｅ_ｌａｇｉｓ
ｂｅｇｉｎ
ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)
ｂｅｇｉｎ
ｉｆｓ１′ｅｖｅｎｔａｎｄｓ１＝′１′ｔｈｅｎ
ｉｆｓ２＝′０′ｔｈｅｎ
ｐｒｅ＜＝′１′;－－若ｓ１超前ｓ２,輸出為
′１′，否則輸出′０′;
ｅｌｓｅ
ｐｒｅ＜＝′０′;
ｅｎｄｉｆ;
ｅｎｄｉｆ;
ｅｎｄｐｒｏｃｅｓｓｌａｇ;
ｅｎｄ;
(４)模塊的組合
圖3
在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理圖輸入方式可將上述各模塊組合成一個軟件系統，然后將其綜合下載到ＣＰＬＤ即可完成相位測量儀的設計，其具體設計圖見圖３所示。
圖３中，Ａ、Ｂ為輸入信號ａ、ｂ經過整形得到的方波信號。Ｆｃｏｕｎｔｅｒ為頻率計模塊，Ｆｅｎ為分頻器，Ｐｈａｓｅｃｏｕｎｔｅｒ為相位測量計數器，Ｐｒｅ－ｌａｇ為超前滯后判斷模塊。
４結束語
基于ＣＰＬＤ邏輯器件ＥＭＰ７１２８ＳＬＣ８４－１５構成的相位測量系統具有測量頻帶寬、分辨率高、誤差小、成本低、簡單易行等優點，完全能夠滿足實際測量的要求。而且，由于完全采用的是ＣＰＬＤ設計，因此，該系統十分易于升級。
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